容量とRC遅延

測りたい線間容量は 1 fF、パッドとプローブ針とケーブルの寄生は 3 pF。目的量は寄生の3桁下に沈んでいます。では、どうやって測るのか。測れたとして、返ってきた数字は絶縁膜の比誘電率 $k$ を教えてくれるのか。

この回は、その2つを順に片づけます。前半は、容量を交流で測ることをやめて平均直流電流へ写すという一手（CBCM）で、1 fF が 100 nA という計れる量に化けます。後半は、写したあとに残るものの点検で、返ってくるのは材料定数より狭い「その構造の、その電圧と周波数での実効容量」だという話になります。

配線容量は3つの数字を同時に押し上げる

BEOLの容量は単独で語られる量というより、3つの結果を同時に動かす入力です。線間容量は配線抵抗とともに、信号遅延（RC時定数）、クロストーク、消費電力という配線の主要指標を左右します¹1V. V. Talanov, A. R. Schwartz, Near-field scanning microwave microscope for interline capacitance characterization of nanoelectronics interconnect (2009)。

遅延から入ります。IRDSは、配線負荷つきデータパス1段の遅延をElmoreの式で近似しています²2IEEE IRDS, 2023 IRDS More Moore (2023)。

$R_{\text{dr}}$ はドライバ抵抗、$C_{\text{int}}$ はドライバ出力から見た容量、$R_w$ は配線抵抗、$C_w$ は配線容量、$C_{\text{out}}$ は負荷側のゲートによる容量です。同じ資料は、10 nm以降のロジックでは $R_w{C}_{\text{out}}$ が典型的に支配項になると続けます。抵抗率側の話は前章で数えたので、ここは C 側だけを追います。

電力も同じ C から出発します。1周期でノードを $V$ まで充電し、次にGNDへ落とすと、電源から流れ込む電荷は $Q=CV$。毎秒 $f$ 回起きるなら平均電流は $I=CVf$、電源が供給する電力は $IV=C{V}^{2}f$ になります。動的電力の係数はそのまま配線容量です。スイッチングあたりのエネルギー低減は、容量と電源電圧のスケーリング鈍化によって大きく減速しました²。

クロストークは、隣り合う2本を結ぶ結合容量 $C_c$ と、その線が持つ対地容量 $C_g$ の比で振れ幅が定まります。あとで数えるとおり、微細ピッチでは $C_c$ の側が支配項になります。

内訳は、横と縦と基板

Sylvesterらは、CBCMで測る配線容量を metal to substrate、interwire、interlayer の3つに分けています³3D. Sylvester, J. C. Chen, C. Hu, Investigation of interconnect capacitance characterization using charge-based capacitance measurement (CBCM) technique and three-dimensional simulation (1998)。対基板容量、線間容量（横）、層間容量（縦）です。

どちらが支配項かはピッチで入れ替わります。平行平板の項だけを数えた概算で桁感をつかみます。線幅 $w$、金属厚 $t$、隣の線までの間隔 $s$、上下の面までの距離 $h$ とすると、単位長さあたり

• 横（両隣あわせて）: $C_{\text{lat}}\approx 2{\epsilon }_{0}kt/s$
• 縦（上下あわせて）: $C_{\text{ver}}\approx 2{\epsilon }_{0}kw/h$

横と縦で同じ $k$ を仮定すると、比は $C_{\text{lat}}/C_{\text{ver}}=(th)/(sw)$。${\epsilon }_0$ も $k$ も約分で落ちるので、断面の形4つだけで比が定まります。

アスペクト比を上げて間隔を詰めると、横の項が縦の4倍まで伸びます。フリンジ分は、この概算に上乗せされます。

fFを測ろうとすると、pFの寄生が前に立つ

まず目的量の大きさを数えます。TalanovとSchwartzの試験構造は、線幅0.15 μm・長さ20 μmの平行2線で、正味の容量は数フェムトファラド級です。誤差解析で想定した単位長さあたりの線間容量は0.03〜0.14 fF/μmです¹。

これをC-V測定の道具でそのまま測ろうとすると壁に当たります。従来の主力はインターディジタル容量（くし形容量）をLCRメーターにつなぐ方法ですが、パッドとLCRリードの寄生容量に打ち勝つためにくし形容量を数ピコファラド以上まで大きくする要求が生じ、その結果として構造は100 × 100 μmを超えます。精度も、漏れ電界・フリンジ効果・くし形内のパターンばらつきによって10〜50%にとどまります¹。

同じ論文はスクライブラインの幅を80 μmとしています。100 μm角の構造は、その幅を上回ります。面積を稼いで寄生に勝つ作戦は、ウェーハレベル試験の置き場所そのものと衝突します。

寄生が測定値を壊す実例は、ゲート容量側でも報告されています。ウェーハチャックに由来する寄生をMOSFETのゲート容量測定から除去する手法であり⁴4P. A. Kraus, K. Z. Ahmed, J. S. Williamson, Elimination of Chuck-Related Parasitics in MOSFET Gate Capacitance Measurements (2004)、測定系の浮遊容量が極薄ゲート絶縁膜のC-V曲線に負の容量を生む現象です⁵5Y. Okawa, H. Norimatsu, H. Suto, M. Takayanagi, The negative capacitance effect on the C-V measurement of ultra thin gate dielectrics induced by the stray capacitance of the measurement system (2003)。容量そのものを交流で測る限り、系の寄生は必ず同じ土俵に上がってきます。

CBCM：容量を平均直流電流へ写す

Chen、McGaughy、Sylvester、Huは1996年のIEDMで、オンチップの電荷ベース容量測定（CBCM）を提案しました⁶6J. C. Chen, B. W. McGaughy, D. Sylvester, C. Hu, An on-chip, attofarad interconnect charge-based capacitance measurement (CBCM) technique (1996)。翌年のIEEE Electron Device Lettersでは、サブフェムトファラド級のオンチップ容量測定の簡潔な手順としてまとめ直しています⁷7B. W. McGaughy, J. C. Chen, D. Sylvester, C. Hu, A simple method for on-chip, sub-femto Farad interconnect capacitance measurement (1997)。

回路の骨格は上図Aのとおりです。VDDとGNDの間にPMOSとNMOSを縦に積み、その中点へ被測定配線をつなぎます。ゲートには重なりを避けた2相クロック φ1、φ2 を入れます。この2相の役目は、VDDからGNDへ貫通する短絡電流の回避です⁸8U. Ferlito, A. D. Grasso, M. Vaiana, G. Bruno, An Automatic Offset Calibration Method for Differential Charge-Based Capacitance Measurement (2021)。両方が同時にオンになる瞬間を消すことで、VDD線を通る電荷を容量の充電分だけに絞ります。同じ論文は、φ1 と φ2 がともに低い区間でPMOS側を通って容量が充電されると書いています。PMOSはゲートが低いときに導通するので、上図Aの波形では2本がともに下がっている区間が充電の窓です。

1周期の動きは2段です。

1. PMOSがオンの間、中点にぶら下がる容量 $C$ が VDD へ向けて充電される。VDDから流れ込む電荷は $Q=CV$。
2. NMOSがオンの間、その電荷はGNDへ落ちる。VDD側の電流計はこの段で休む。

これが毎秒 $f$ 回起きるので、VDD線へ入れた直流電流計に流れる平均電流は

つまり $C=I/(Vf)$ です。交流インピーダンスの位相と振幅を測る代わりに、直流の電流1個へ問題が置き換わります。

1 fF が 100 nA に化けます。フェムトファラドの計測器を用意する代わりに、ナノアンペアの直流電流計で足ります。

パッド寄生が脱落する理由

パッド・プローブ針・同軸ケーブルの容量はピコファラド級のままです。それでも平均電流への寄与はゼロで済みます。直流バイアスが一定のノードでは、容量の両端電圧が一定のまま釣り合い、定常電流がゼロになるからです。CBCMが計るのは定常電流だけなので、スイッチングから離れた位置の寄生容量は自動的に脱落します。

参照側との差し引きが落とすもの

中点と一緒にスイッチングする寄生は、ここまでの手当てを素通りして平均電流へ加わったままです。PMOS/NMOSの接合容量、ゲートのオーバーラップ容量、中点から被測定構造までの引き回し配線。これらをまとめて C_sw と呼びます。

そこで、被測定配線だけを省いた同一のスイッチ対をもう1つ作り、同じクロックで駆動し、2つの平均電流を差し引きます。図Aの右側がそれです。Ferlitoらは差動構成の出力を $\Delta C=C_s-C_r$ に比例する形で書き、平均電流を $K\Delta C(V_{\text{DD}}-|V_{\text{TP}}|)/T_s$ と表しています⁸。Ts はクロック周期、K は電流ミラーの利得、VTP は充電経路に入る電流ミラー入力側PMOSのしきい値電圧です。振幅の項が VDD のかわりに VDD − |VTP| になるのは、1周期で容量が充電される先が VDD − |VTP| の近辺にとどまるためです。同じ論文は、CBCMがアトファラド級の容量値まで届く手法だと記しています。

この数字の行き先

1. スタックの実効誘電率

測った容量そのものは構造の量です。材料の k へ渡すには、断面の実寸法と電界ソルバの2つが要ります。TalanovとSchwartzは、SEMで試験構造の断面を撮って実際の線間隔を求め、その形状で2次元静電シミュレーションを回し、実測と突き合わせています¹。論文のスタックは、下から Si / 低誘電率膜 390 nm（k = 3.2）/ SiC 50 nm（k = 4.2）/ 低誘電率膜 360 nm（k = 3.2）、トレンチ深さ300 nmです。

実効誘電率は、容量の実測と断面の実測がそろって初めて言える数字になります。

2. low-kとエアギャップが約束どおり容量を削ったか

多孔質の超低誘電率材料（κ ≤ 2）の集積が難しくなるにつれ、層間容量を下げる代替経路としてエアギャップが立ちます²。セミダマシンにエアギャップを組み合わせると誘電率が下がり、層内容量が小さくなります⁹9imec, Semi-damascene metallization: an inflection point in back-end-of-line processing。

一方で、集積の途中で k が上がる方向の副作用も走ります。線間容量は、多孔質low-k膜へ各工程で入るプラズマダメージ由来の誘電率上昇という情報を運びます¹。カタログの k と、工程を通り抜けたあとの実効 k の差は、線間容量の実測が最初に告げます。

3. RCモデルの校正とロット監視

CBCMは工程開発の早い段階でシミュレーションと併用し、設計者へ正確な寄生配線容量を渡す用途に使われます³。設計側のRC抽出テーブルの係数は、この実測に合わせて直します。

量産へ入ったあとは、同じ構造をスクライブラインに載せ、ロットごとの平均電流をSPCのチャートへ流します。線間容量は間隔 s にほぼ反比例するので、エッチングやCMPで断面が動いたとき、抵抗より先に容量の側が振れる場面もあります。

CBCMが答えるのは、その構造の実効容量

材料定数を返す測定として受け取ると、4か所で足をすくわれます。

第一に、出力は構造の量です。前節のとおり、k へ渡す作業には断面の実寸法と電界ソルバが要ります。同じ容量値でも、ソルバへ入れる線幅と間隔が数%動けば、導かれる k も動きます。

第二に、その断面は工程で動きます。Chang、Cao、SpanosはCMPのメタルディッシングが配線の電気特性へ与える影響をモデル化しています¹⁰10R. Chang, Y. Cao, C. J. Spanos, Modeling the Electrical Effects of Metal Dishing Due to CMP for On-Chip Interconnect Optimization (2004)。CMPで金属厚 t が削れると、横の項 t/s がそのまま縮みます。設計値の断面で逆算した k は、実断面で逆算した k とずれます。

第三に、直流電流はすべて容量に化けます。$C=I/(Vf)$ という式は、平均電流の由来をすべて容量として翻訳します。ゲートリーク、接合リーク、スイッチの電荷注入が平均電流へ足し算されると、その分だけ大きい容量が返ります。CBCMをディープサブミクロン世代のCMOSへ持ち込むための改良です¹¹11R. Bach, B. Davis, R. Laubhan, Improvements to CBCM (Charge-Based Capacitance Measurement) for Deep Submicron CMOS Technology (2006)。

第四に、差し引きは2つの回路が同一という前提の上に立ちます。ミスマッチと工程ばらつきは差動CBCMに出力オフセットを生み、そのオフセットが検出したい容量変化を上回る場合があります⁸。参照側の作り込みが、そのまま測定の下限を定めます。

長さで割った値が散るとき、周波数を疑う

Changらは、CMPのディッシングが配線の電気特性へ与える影響をモデル化しています¹⁰。同じ設計の maze を長さ違いで並べ、単位長さあたりの容量へ換算すると、本来は1つの値へ重なります。値が散るときの主犯は、たいてい周波数を1点へ固めたままにしたことにあります。

理由は、2つの誤差が周波数に対して逆向きに動くからです。

リーク電流は周波数を下げるほど強く乗ります。平均電流は $I=CVf+I_{\text{leak}}$ で、リーク項は $f$ から独立です。容量へ換算すると

となり、$f$ が小さいほど、そして $C$ が小さい（構造が短い）ほど、見かけの容量が水増しされます。

充電不足は周波数を上げるほど強く乗ります。片側から駆動する分布RC線の時定数は $\tau =\frac{1}{2}{R}_{\text{tot}}{C}_{\text{tot}}$ で、$R$ も $C$ も長さに比例するので $\tau$ は長さの2乗で伸びます。半周期 $1/(2f)$ のあいだに充電しきれなければ、見かけの容量は真値より小さく出ます。長さを3倍にすると時定数は9倍です。

2つの条件を重ねると、長さごとに使える周波数の窓が決まります。充電に $5\tau$、信号にリークの10倍を要求すると

で、$C^{\prime }$ と $R^{\prime }$ は単位長さあたりの容量と抵抗です。この不等式が成り立つ条件を解くと $C^{\prime }$ が約分で消えて

という条件が出ます。構造の長さの上限を与えるのは、容量より単位長さあたりの抵抗とリーク電流のほうです。上の数字に $I_{\text{leak}}=1$ nA を入れると 13.6 cm。これを超える長さでは、どの周波数を選んでも読みが真値からずれます。

対処は3つあります。

1. 1点で測らず、傾きから求める。$f$ を数点振って $I$ を $f$ に対してプロットすれば、傾きが $CV$、切片が $I_{\text{leak}}$ です。リーク項は原理的に落ち、切片の大きさがその測定の信頼度をそのまま示します。
2. 長さはそのままで、本数で稼ぐ。信号を稼ぐために1本を長くすると $\tau$ が2乗で伸びます。同じ長さの区間を $N$ 本並列にすれば、容量は $N$ 倍になり、$\tau$ は変わりません。
3. 窓の中央へ周波数を合わせる。1 cm・50 kHzなら信号は 75 nA で、1 nAのリークは1.3%です。

長さは「割る」より「微分する」

もう1つ、周波数とは独立の手があります。長さで割るのをやめることです。

3〜5種類の長さを同じレイアウトで作り、総容量を長さに対してプロットして直線を当てます。

$C^{\prime }$ が単位長さあたりの容量、$C_0$ が配線の外から来る切片（パッド、ビア、ドライバのオーバーラップ）。割り算だと $C_0$ が長さで割られて短い構造ほど水増しされますが、傾きなら $C_0$ が落ちます。

そもそも maze は歩留まり用の構造

構造には本来の用途があります。

comb-serpentine は歩留まりの構造です。第3回のとおり、短絡と断線を数えるために作られています。maze で RC を取ろうとして値が散るときは、周波数の前に構造の用途と測定の用途のずれを疑うほうが早い場合があります。

リングオシレータ法の利点を1つだけ挙げておきます。配線を遅延段の負荷に入れて発振周波数を測ると、$RC$ が周波数の逆数としてそのまま出ます。周波数は回路自身が与えます。しかも実動作の速度で測るので、1 kHz か 1 MHz かで悩む場面そのものが消えます。長さ違いも「段あたりの遅延 対 配線長」の直線へ載り、これも結局は傾きを取る形になります。