RC遅延の評価、核は寄生抽出の校正｜テスト構造の実測で技術ファイルを合わせ込み

配線のRC遅延とは、配線の抵抗$R$と容量$C$が信号の切り替わりを遅らせる時間を指す。ファウンドリはこれを、テスト構造で抵抗$R$と容量$C$を別々に測り、その値に寄生抽出（parasitic extraction）の技術ファイルを合わせ、最後に回路の遅延で確かめる3段で評価している。ただ、テスト構造の測定値だけでは設計者の手元に届かない。設計者がタイミング解析で使うのは測定値ではなく抽出ツールが出した$R$と$C$だ。だから評価の中心は、抽出ツールの数字がシリコンと何%で合っているかを保証する校正にある。

$R$は電圧と電流から、$C$は電荷の出入りから求まり、測り方が違う。2つを回路の配線網に組み上げるのは抽出ツール、遅延を計算するのはタイミング解析で、回路の遅延測定は、トランジスタのモデルも含めた全体が合っているかの答え合わせにあたる。

RとCは別々に測り、抽出の技術ファイルを合わせ、回路の遅延で確かめる。ずれが出れば技術ファイルへ戻る。

遅延は駆動抵抗、配線のRC、次段の容量の3項に分かれる

配線の抵抗と容量は長さ方向に分布している。入口から遠い容量ほど、手前の配線抵抗を通って充電される。抵抗と容量を1つずつにまとめた回路にステップ電圧を入れると、出力が半分に達するまでの時間は$0.69\cdot RC$だが、同じ総抵抗と総容量が一様に分布した配線では$0.38\cdot RC$になる。

IRDSは、配線を負荷に持つ回路1段の遅延を$T_\mathrm{del} = 0.69\cdot R_\mathrm{dr}\cdot C_\mathrm{int} + (0.69\cdot R_\mathrm{dr} + 0.38\cdot R_\mathrm{w})\cdot C_\mathrm{w} + 0.69\cdot (R_\mathrm{dr} + R_\mathrm{w})\cdot C_\mathrm{out}$¹で近似している。$R_\mathrm{dr}$は駆動トランジスタの抵抗、$C_\mathrm{int}$は駆動側の出力容量、$R_\mathrm{w}$と$C_\mathrm{w}$は配線の抵抗と容量、$C_\mathrm{out}$は次段ゲートの入力容量だ。第2項は駆動抵抗と配線抵抗が配線容量を充電する時間、第3項は配線抵抗を通して次段ゲートを充電する時間を表す。

この式から2つのことが読める。配線容量$C_\mathrm{w}$を下げる工程（low-kやair gap）は、駆動抵抗と配線抵抗の和（$0.69\cdot R_\mathrm{dr} + 0.38\cdot R_\mathrm{w}$）に掛かって効く。配線抵抗$R_\mathrm{w}$を下げる工程（Ru・Moなどの新金属）は、$C_\mathrm{w}$に加えて次段の$C_\mathrm{out}$にも掛かる。IRDSは高性能ロジックの配線モデルで、10 nmより先では配線抵抗と接続先ゲートの負荷容量の積が典型的に支配的になるとしている¹。配線容量の削減率をそのまま回路の速度向上と読まないのは、このためだ。

第1段：テスト構造でRとCを別々に測る

ウェハの完成後には、チップの間の切断領域（スクライブライン）に置いた評価構造を電気的に測る。これをウェハ受入試験（wafer acceptance test、WAT）と呼ぶ。55 nm品のスクライブライン配置を扱ったCSTIC 2021の発表は、製造の最後に各ウェハの速度、容量、抵抗などをWATで調べる²と書いている。

$R$の基本は4端子測定だ。電流を流す端子と電圧を測る端子を分け、プローブや引き出し配線の電圧降下を除いて、評価区間だけの抵抗を取り出す。imecが18〜26 nmピッチのRu配線を評価したIITC 2024の発表では、長さ10 µmの配線の抵抗を4端子構成で測った³。電気的な線幅やビア1個の抵抗の出し方は配線抵抗の測り方で扱う。

$C$は、2本の配線を櫛の歯のように噛み合わせた構造（fork-fork、comb-comb）で測る。同じ発表では、フィンガー125本、長さ10・50・100・180 µmの構造を2端子で測り、線間のリークと容量を評価した³。長さを振れば、容量を長さに対して直線で当てはめ、傾きから単位長さあたりの配線容量を、切片からパッドや端の寄生容量を分けられる。この構造で、空洞にした配線間の容量は酸化膜で埋めた参照より40%低く、層内容量のシミュレーションと一致した³。構造の選び方は配線容量のテスト構造、測定周波数と補正は容量測定の周波数と補正、フェムトファラド以下を測る方法はCBCMで扱う。

$R$と$C$は近くで測る。車載向けの製造を扱ったIITC 2020の発表では、$R$と$C$のテスト構造の距離が5x mmのとき、当てはめた直線が$R$の目標から10%、$C$の目標から5%ずれた⁴。距離を3x mmに縮めるとずれは3.5%と2.4%に減り、最も近づけると2%未満になった⁴。ウェハ内の膜厚や寸法の分布が、離れた2つの構造に別々のずれを与えるからだ。staggered配線とair gapを試したIEDM 2020の研究も、$R$と$C$を同じ蛇行・櫛形構造の位置で測っている⁵。

第2段：電界解析の技術ファイルを実測へ合わせる

抽出ツールは、レイアウトの形と配線層の断面情報から回路中の$R$と$C$を計算する。断面情報は技術ファイル（Cadence QuantusのICT、Synopsys StarRCのITFなど）に書き、配線層の厚さ、線幅の加工差、層間膜の厚さと誘電率を並べる。容量は、導体に電位を与えて周りの電界を数値で解く電界解析（field solver）で、代表的な配線の組み合わせについて前もって表にしておく。Silterraの発表では、線幅、導体厚さ、誘電体厚さなどを入力に、技術世代と工程条件ごとに容量モデルを用意する⁶。

設計どおりの寸法で作った表は実物とずれる。配線の$R$と$C$は、線幅、間隔、厚さ、配線密度に依存し、隣の配線との間隔で仕上がりの線幅も変わるからだ⁶。そこで、テスト構造の実測値を再現するように、断面のパラメータを調整する。寄生容量抽出の特許US7818698B2は、ビアやコンタクトの有効寸法を実際の構造の容量に合うよう決め、その表と工程特性ファイルを電界解析へ渡して容量の表を作る⁷手順を示している。寸法の「実物」と「電気的に効いている寸法」を分け、後者を合わせ込むのが校正の中身だ。

研究機関の評価も同じ形をとる。IITC 2020の比較研究は公開された抵抗とビアのモデルでBEOLのパラメータファイルを作って校正し、Quantus QRCでRCを抽出した⁸。IITC 2022のBEOL評価は、各配線層の抵抗を半経験モデルで計算し、imecのシリコン実測に合わせた⁹。

検証では、抽出ツールどうしの差とシリコンとの差を分けて見る。ISQED 2003の配線寄生のベンチマークは、高性能DSP回路の1,082ネットで基準ツールに対する容量差の分布を比べ¹⁰、許容幅を±10%としたとき、あるツールは平均のずれをゼロに寄せるだけで工程能力指数Cpkが0.71から1.48に上がる¹⁰と示した。これはツール間の一致の話で、シリコンとの一致は別にテスト構造で測る。同じ論文は、多様な構造のシリコン実測で基準ツールを検証し、工程の振れ幅や形状依存の加工差まで確かめる¹⁰ことを求めている。

第3段：回路の遅延で確かめ、どの項が効いたかを分ける

最後に、抽出したRCで回路をシミュレーションし、実際の回路の遅延と比べる。よく使うのはインバータを奇数段つないだリングオシレータで、発振周波数から1段あたりの遅延が出る。IRDSの高性能デバイス向けの評価モデルは、各段にD4インバータを置き、配線の先で同じD4インバータを3個駆動する¹という負荷条件を決めている。負荷の条件を揃えなければ、配線の改善と駆動の改善が区別できない。リングオシレータで配線分を切り分ける方法はリングオシレータによる配線遅延の評価で扱う。

Cwを下げる工程は駆動抵抗と配線抵抗の和に掛かって効き、Rwを下げる工程は配線と次段の両方の容量に効く。

遅延が変わった理由は、遅延を項に分けて確かめる。IITC 2024のクリティカルパス解析は、エルモア遅延の近似で、配線のRC、セル端子の容量、セル内部の遅延を分けて感度を解析した¹¹。エルモア遅延は、木の形のRC網で、各容量に「入口からその容量までの経路と、観測点までの経路が共有する抵抗」を掛けて足し合わせる近似で、どの配線のどの量を何%動かすと遅延が何%動くかを計算できる。抽出モデルが外れていれば、この感度もずれる。

量産で見るのは、実測との差、ツール間の差、目標からのずれ

量産で見るべき数字は3種類ある。抽出値とテスト構造の実測値の差はモデルの正しさ、ツール間の差は設計環境の揃い方、狙いの値からのずれは工程の出来を表す。混ぜると、工程が悪いのか、モデルが悪いのかが分からなくなる。

3つ目の工程側の管理では、配線RCのばらつきを工程制御で中心へ寄せる。先のIITC 2020の発表は、エッチングから来るばらつきを打ち消すようにCMPの酸化膜の削り量をウェハの半径方向の区画ごとに変え、RCモデルを目標から2%未満に合わせた⁴。テスト構造が工程を見張り、校正した抽出モデルが設計に数字を渡し、回路の遅延が全体のつじつまを確かめる。この3つを別々の指標で回すことが、ファウンドリのRC評価の実体である。

関連ページ

• 前工程配線容量のテスト構造
• 前工程CBCMによる微小容量の測定
• 前工程容量測定の周波数と補正
• 前工程配線抵抗の測り方
• 前工程リングオシレータによる配線遅延の評価
• 前工程low-k膜のk値の測り方
• 前工程Low-kとエアギャップ
• 前工程BEOL配線材料：Cu・W・Mo・Ru
• 用語集RC遅延（用語集）
• 装置・品質テストウェハとモニターウェハ

出典

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1. 1
   IEEE IRDS：More Moore章、配線負荷付きの段遅延モデル（2024年）irds.ieee.org ↩abc
2. 2
   CSTIC 2021：20 µmスクライブラインと統合テストパッドのWAT（2021年）ieeexplore.ieee.org ↩
3. 3
   IITC 2024：MP18の2層semi-damascene配線へのair gap統合（2024年）ieeexplore.ieee.org ↩abc
4. 4
   IITC 2020：車載向け製造での配線RCばらつきの最適化（2020年）ieeexplore.ieee.org ↩abc
5. 5
   IEDM 2020：air gapつきstaggered配線でRとCを別々に調整（2020年）ieeexplore.ieee.org ↩
6. 6
   MOS-AK：Silterraの配線容量抽出モデル（2012年）mos-ak.org ↩ab
7. 7
   Google Patents：有効寸法を使う寄生容量抽出 US7818698B2patents.google.com ↩
8. 8
   IITC 2020：BEOL技術のモデル化と回路での比較（2020年）ieeexplore.ieee.org ↩
9. 9
   IITC 2022：拡張リングオシレータによるsub-2 nm BEOLの評価（2022年）ieeexplore.ieee.org ↩
10. 10
    ISQED 2003：配線寄生抵抗・容量の抽出ツールのベンチマーク（2003年）cecs.uci.edu ↩abc
11. 11
    IITC 2024：オングストローム世代のクリティカルパスの配線遅延モデル（2024年）ieeexplore.ieee.org ↩