設計検証（DRC・LVS）とは

THEME 08 デバイスと回路 · 設計・アーキテクチャDesign Rule Check / Layout Versus Schematic

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設計検証とは、ウェーハを流す前に、レイアウトが正しいかを机上で確かめる工程です。 代表的な2つがDRCとLVSで、DRCは「この形は作れるか」を、LVSは「この形は設計した回路そのものか」を確かめます。

フォトマスクを作り、ウェーハを流し、できてから間違いが見つかれば、そこまでの工程がまるごと無駄になります。そのため流す前に机上で確かめきる必要があり、世代が進むほどその計算が日程を左右します。

形の間違いと回路の間違いは、別の検査で確かめる

論理合成を経て配置と配線が済むと、チップのレイアウトが出来上がります。層ごとの図形が重なった、巨大な図面です。この図面には、製造の寸法ルールに反する形になっているという間違いと、意図した回路とずれているという間違いの2種類が入り得ます。性質が異なるので、確かめ方も2種類あります。

DRCは、入力されたマスクパターンが設計ルールに違反するかどうか¹を検証します。マスクパターンの情報を図形データに変換し、図形演算によって、最小幅、最小間隔などのテクノロジごとに設定された設計ルールの条件に合うかをチェックします。

LVSは、マスクパターンとネットリストを入力とし、その両者において同じ素子間の結線が実現できているかを検証します。マスクパターンの情報からトランジスタ領域と等電位の結線関係を抽出し、ネットリストもトランジスタレベルの結線情報に展開して、両者を比較します。

入力の数の違いが、性質の違いを表す

DRC ── 入力はマスクパターンだけです。図形が寸法のきまりを守っているかを確かめます
LVS ── 入力はマスクパターンとネットリストの2つです。図面から結線を復元し、回路図側の結線と比べます

DRCは、レイアウト1つだけで判定条件に当てはめられます。形そのものを、決められた寸法と照らすだけだからです。LVSは比べる相手が要ります。正解にあたる回路の情報があって初めて、一致しているかを言えるからです。

判定条件の中身は具体的です。国内EDAベンダのジーダットは、DRCの検証機能としてSPACE、WIDTH、ENC、INC、OVERLAP、各種SELECT²を備えます。間隔、幅、囲み、内包、重なりであり、図形どうしの位置関係を機械的に測って合否を返します。LVS側では、Spice/CDLやAsca-Advancedの回路データから直接結線情報を読み込むとしています。

ベンダの分類でも、2つは別の枠に入っています。シーメンスEDAジャパンはDRCの製品を物理検証と位置づけ、LVS（レイアウト対回路図）検証はCalibre回路検証ツールスイートに含めています³。物理を確かめる側と、回路を確かめる側という切り分けです。

2つの検査は、別のものを確かめています

DRCはレイアウトだけを見て寸法のきまりと照らします。LVSはレイアウトから結線を復元し、回路図側と照らし合わせます。入力の数の違いが、性質の違いを表しています。

サインオフは、通過して初めて製造へ進める関門

半導体でこの工程が重いのは、やり直しの費用が大きいからです。この最終検証はサインオフと呼ばれ、シーメンスEDAジャパンは、自社のソリューションが設計から製造までを迅速に進められるように、すべてのサインオフ要件に対応するとしています。要件と呼ばれるとおり、サインオフは通過して初めて次へ進める関門です。

編集のたびに回して、最後に全体で一度通す

従来のDRC使用モデルでは、レイアウト（すなわちGDSII）を出力してからDRC実行を起動します⁴。一区切りついてからまとめて回す形です。この進め方だと、指摘が出るころには原因になった編集から時間が経っており、どこで入り込んだ間違いかをたどる作業が増えます。

編集のたびに回す使い方もあります。日本ケイデンス・デザイン・システムズの製品はインタラクティブモードで、すべての編集に対してリアルタイムにサインオフ・ルールチェック（DRC）を提供し、レイアウト設計者は各編集を終えた時点で、サインオフレベルのDRCデッキを使ってDRCを実行できるとしています。ジーダットの製品も設計途中で検証と修正作業を自在に実行でき、サインオフツールによる最終検証の負荷を大幅に軽減するとしています。手前で細かく潰しておき、最後に全体で通す順序です。

計算量が、そのまま日程になる

微細化とともに、設計ルールはテクノロジが進むごとに複雑化してきており¹、計算時間の増加が問題視され、計算を分散させるなどの高速化が実現されています。

ケイデンスは、現在のフルチップDRCターンアラウンドタイムが、通常100〜200CPUで数日掛かっているとしています⁵。自社製品については、最大960のCPUでほぼリニアなスケーラビリティを実証してサインオフの計算時間を短縮し、成熟したノードで少なくとも15％、先進的なノードで50％以上の生産性向上、数百のCPUで最大10倍の数値を示しています。机上のチェックのために数百台の計算機を数日回す水準です。

手前で細かく、最後に全体で

編集のたびに手前で潰し、最後に全体を通します。世代が進むほどルールが複雑になり、確かめる作業そのものが長くなります。

見つけることより、直すことのほうが重い

検査を回すこと自体より、出てきた指摘に対処するほうが時間を食います。設計者はデザインルールチェック（DRC）とレイアウト対スケマティック（LVS）のデバッグに多くの時間を費やし、とくに複雑なLVSミスマッチの原因を特定することは非常に時間がかかるとケイデンスはしています。

LVSは一致しなかったという結果は返しても、どこがどうずれてそうなったのかを知るには、図面から復元した結線と回路図側の結線を突き合わせ、その差の原因をたどる作業が要ります。ケイデンスは、見積りを超えたデバッグ時間がスケジュールの遅れを引き起こし、製品収益の損失につながるともしています。

ルールを定めるのは、工場の側

DRCが照らす設計ルールも、LVSが使う規則ファイルも、ファウンドリの側が定め、PDKとしてファウンドリから渡される一式の中に入っています。シーメンスEDAジャパンも、ファウンドリ、ICデザインハウス、業界標準化団体との緊密な連携により、Calibreが最先端ICに求められる要件を満たすとしています。道具の側が、製造側の基準に合わせにいく構図です。

作れるかどうかを定めるのは工場であり、設計側はその基準に照らして自分の図面を確かめます。設計検証は、水平分業における設計と製造の接点そのものです。

よくある質問（FAQ）

DRCとは何ですか？

入力されたマスクパターンが設計ルールに違反するかどうかを検証する検査です。マスクパターンを図形データへ変換して図形演算を行い、最小幅、最小間隔などテクノロジごとに設定された設計ルールの条件に合うかをチェックします。

LVSとは何ですか？

マスクパターンとネットリストを入力とし、その両者において同じ素子間の結線が実現できているかを検証する検査です。

2つの差はどこにありますか？

別のものです。DRCの入力がマスクパターンのみであるのに対し、LVSの入力はマスクパターンとネットリストの2つです。シーメンスEDAジャパンの分類でも、DRCは物理検証、LVSは回路検証という別のカテゴリに入ります。

DRCを通れば安心ですか？

DRCが確かめているのは、形が製造ルールを満たすかどうかだけです。設計した回路と一致しているかはLVSの担当で、両方を通って初めて、作れて、かつ意図どおりということになります。

どのくらい時間がかかるのですか？

日本ケイデンス・デザイン・システムズは、現在のフルチップDRCターンアラウンドタイムが通常100〜200CPUで数日掛かっているとしています。

なぜそんなに重いのですか？

テクノロジの微細化とともに、設計ルールがテクノロジが進むごとに複雑化してきたためです。計算時間の増加が問題視され、計算を分散させるなどの高速化が実現されています。

ルールは誰が定めるのですか？

製造側です。DRCやLVSの規則ファイルはPDKの一部としてファウンドリから提供されます。シーメンスEDAジャパンも、ファウンドリ、ICデザインハウス、業界標準化団体との緊密な連携により要件を満たすとしています。

比較・違いを学ぶ

PDKとは── 検証の規則ファイルが入っている一式
EDAとは── これらの検査を担う道具の総称

出典

5件を表示

1
電子情報通信学会：知識の森 10群1編3章集積回路設計ieice-hbkb.org a b
2
ジーダット：SX-Meister iDRC / iLVSjedat.co.jp ↩
3
シーメンスEDAジャパン：Calibre設計ソリューションmentorg.co.jp ↩
4
日本ケイデンス・デザイン・システムズ：Cadence Physical Verification System 日本語データシートcadence.com ↩
5
日本ケイデンス・デザイン・システムズ：Pegasus Verification System 日本語データシートcadence.com ↩