Intel、High-NAで露光3回の層を単一露光に｜TSMCはA14まで0.33 NAで対応

High-NA EUVとは、投影光学系の開口数（NA）を0.33から0.55へ上げたEUV露光機だ。これを入れれば歩留まりが上がるかは、層ごとに答えが分かれる。公開された事例から読むと、効果が出たのは、従来の露光機では露光を何回にも分けて作っていた層だ。Reutersの報道をTrendForceが伝えたところでは、Intelはそうした層で、露光3回・40工程を露光1回・1桁の工程に減らした。

一方、TSMCは2025年4月、2 nmからA14まではHigh-NAを使わなくても工程の複雑さを同程度に保てる¹と述べた。この2例からは、0.33 NAのままで工程数を保てる層では、High-NAを入れる理由は弱いと読める。imecが示した電気的な歩留まり90%超も、レジスト、マスク、エッチングまで合わせ込んだ条件での結果だ。

0.33 NAで解けない層は、露光を分けて工程を重ねる

ASMLによれば、High-NAの解像度は8 nmで、0.33 NAのNXE系より1.7倍小さい形を1回の露光で写せる²。0.33 NAで1回では解けない寸法の層は、パターンを複数のマスクに分けて露光とエッチングを繰り返す多重パターニングで作る。

ASMLは、こうした回避策が製造時間を延ばし、チップの性能に影響する欠陥を持ち込む機会を増やす³と説明する。High-NAが歩留まりに効く道筋は、この回避策を1回の露光に置き換えることにある。露光の回数が減れば、塗布、現像、エッチング、計測の回数も一緒に減る。リソグラフィを4つのブロックに分けて不良の返し先を決める考え方は、露光とリソグラフィの入門で扱っている。

Intelは1層の露光を3回から1回に減らした

ASMLは2023年12月、最初のHigh-NA機のモジュールをIntelへ出荷した³。2025年2月の学会SPIEで、IntelのSteve Carson氏は2台のHigh-NA機で3万枚のウェーハを露光した⁴と述べた。Reutersの報道を引いたTrendForceによれば、Carson氏は、High-NA機が初期の試験で前の世代の2倍の信頼性を示し、従来の露光機で露光3回・40工程だった処理を露光1回・1桁の工程に減らした⁵と説明した。

Intelの説明では、High-NAで減ったのは1層あたりの露光回数と工程数だ。従来の露光機で露光3回・40工程だった処理が、露光1回・1桁の工程になった（Reuters報道、TrendForce経由）。

2026年9月8日には、IntelとASMLが連名で量産の状況を公表した⁶。処理したウェーハは装置の認定、研究開発、量産を合わせて100万枚を超えた。量産はCore Ultra Series 3（Panther Lake）の一部で、Intel 18Aの一部の層に使っている。発表によれば、High-NAを一部の層に使ったIntel 18Aの製品は、0.33 NAのNXE系で作った同等の層と同じか、それ以上の性能を出し続けている。重ね合わせ、処理能力、稼働率はIntel Foundryの期待に届いているという。

TSMCは2025年4月、A14ではHigh-NAが要らないと説明した

TSMCのKevin Zhang氏は2025年4月、「2 nmからA14まではHigh-NAを使う必要がなく、工程の複雑さを同程度に保てる」と述べた。続けて、「世代ごとにマスクの枚数の増加を最小限に抑えようとしている。これはコスト効率のよい解決策を提供するうえで非常に重要だ」と語った。Bits&Chipsによれば¹、A14の量産は2028年に始まる予定で、この発言は、裏面電源を加えたA14P（2029年量産予定）でHigh-NAを使うという以前からの噂と整合する。

両社の説明を並べると、分かれ目は、High-NAを使わない場合に露光を何回に分けるかにある。Intelが示した層は、従来の露光機では露光3回を要した。TSMCは2025年4月の時点で、A14ではHigh-NAなしで工程の複雑さを保てると説明した。

DRAMでも、High-NAの目的は工程の簡素化として語られている。SK hynixは2025年9月、量産用のEXE:5200BをM16工場に組み上げ、既存のEUV工程を簡素化する⁷と説明した。

歩留まり90%超は、レジストからエッチングまで合わせ込んだ結果だ

工程数が減っても、1回の露光で写した細い線そのものが不良なく残るかは別に確かめる必要がある。imecは2025年2月、High-NAの1回露光で作ったピッチ20 nmの金属配線で、90%を超える電気的な歩留まりを示した⁸。レジストは金属酸化物のネガ型で、パターンはTiNのハードマスクへ転写し、金属を埋めてCMPで平らにした。蛇行した配線と櫛形の配線の2種類の構造で、断線とブリッジという確率的な欠陥を数えている。

imecのSteven Scheer氏は、この結果を周辺の技術まで含めた検証と位置づけた。レジストと下層膜、フォトマスク、計測、アナモルフィックな結像の方式、光近接効果補正（OPC）、パターニングとエッチングを統合した技術を含むHigh-NAの周辺の生態系の初期の検証⁸だと述べた。imecは次の課題として、確率的な欠陥を増やさずに歩留まりに要る露光量を下げるよう、レジストを最適化していると説明する。これらの部品を誰が供給しているかは、High-NA EUVを支えるASML以外の供給元にまとめた。

露光野が半分になる分、効果は層ごとの計算になる

High-NA機は、露光の1回で写せる範囲（露光野）がNXE系の半分になる。ASMLは、そのためウェーハ1枚を露光するのに2倍の回数の露光が要る³と説明する。ここで、1ショットにかかる時間が同じで、従来はウェーハ全面を3回露光していたという仮定を置いて計算する。この仮定はIntelの説明にはなく、この記事のものだ。High-NAではショット数2倍の露光1回になり、0.33 NAの露光に直して2回分になる。3回から2回分へ、3分の2に減る計算だ。0.33 NAで1回で済む層を移せば、逆にショット数が2倍になる。

処理能力の比較は、露光量をそろえないと誤る。ASMLの公表値の条件の違いと換算はHigh-NA EUVの処理能力と露光量で、焦点深度やstitchingなど量産で詰まる条件はHigh-NA EUVの量産ボトルネックで扱っている。High-NAの導入を検討するときに数えるのは、対象の層を0.33 NAで作ると露光が何回になるかだ。ASMLの説明に沿えば、2回以上になる層が多い製品であれば、High-NAで減らせる工程と欠陥の機会も大きくなる。

関連ページ

• 前工程露光とリソグラフィ
• 前工程High-NA EUVを支えるASML以外の供給元
• 前工程High-NA EUVの量産ボトルネック
• 前工程High-NA EUVの処理能力と露光量
• 前工程High-NA EUVのマスク・ペリクル・stitching
• 前工程EUVリソグラフィの基礎と用語
• 企業研究企業研究：Intel
• 企業研究企業研究：ASML
• 企業研究企業研究：TSMC

出典

8件を表示

1. 1
   Bits&Chips：TSMCはA14でHigh-NAを使わない（2025年4月）bits-chips.com ↩ab
2. 2
   ASML：EXE:5200Bの解像度と1回露光で写せる寸法（製品ページ）asml.com ↩
3. 3
   ASML：High-NA EUVの5つの要点、多重パターニングの代償と露光野（2024年1月）asml.com ↩abc
4. 4
   Bits&Chips：IntelのHigh-NA機での3万枚の露光とimecの電気試験（2025年2月）bits-chips.com ↩
5. 5
   TrendForce：Reuters報道によるIntelの露光回数と工程数の削減（2025年2月）trendforce.com ↩
6. 6
   ASML・Intel：High-NAの量産状況と100万枚の処理（2026年9月）asml.com ↩
7. 7
   SK hynix：量産用High-NA EUVのM16工場への導入（2025年9月）news.skhynix.com ↩
8. 8
   imec：High-NAの1回露光によるピッチ20 nm配線の電気的歩留まり（2025年2月）imec-int.com ↩ab