物理設計・レイアウト｜半導体設計

物理設計・レイアウトは、論理合成で得たネットリストを、チップ上のセルの位置と配線の経路を持つ図形データへ変換する工程である。論理が正しくても、配置と配線の長さで遅延と消費電力が決まるため、性能に直結する。フロアプランニングで全体の領域を割り当て、P&R（配置配線）でセルを置いて結線し、その途中でCTS（クロックツリー合成）がクロックの配り方を組み立てる。

分類上の位置

工程の分類›半導体設計› 物理設計・レイアウト

半導体設計の下にある工程で、同じ分類にはほかに6工程がある。

下位の工程

• CTS（クロックツリー合成）：CTS（クロックツリー合成）は、クロック源から多数のレジスタへクロック信号を届ける配線とバッファの木構造を組み立てる物理設計の工程である。
• フロアプランニング：フロアプランニングは、チップや設計ブロックの外形、メモリなどの大きなマクロの位置、入出力端子、電源網、配線の通り道を、細かなセルを並べる前に決める物理設計の工程である。
• P&R（配置配線）：P&R（配置配線）は、論理合成で得た回路のセルをチップ上の具体的な位置へ並べる配置と、セル同士を結ぶ経路を引く配線の二段からなる工程である。

関連ページ

• 用語集物理設計・レイアウトの詳しい解説
• 前工程SRAMセルはGAAでシート幅を選べる

同じ分類の工程

製品企画・システムアーキテクチャ、デジタル・論理設計（RTL：レジスタ転送レベル）、アナログ・ミックスドシグナル設計、設計検証、DFT（テスト容易化設計）、EDA（電子設計自動化）・PDK（プロセス設計キット）・IP（設計資産）開発