IDDQテスト（静止時電流試験）テスト
IDDQテスト（静止時電流試験）とは、CMOS回路が動作を止めた静止状態にあるときの電源電流を測り、その値が異常に大きい個体を欠陥品として選別する試験である。正常なCMOSは静止時にごくわずかなリーク電流しか流さないため、短絡やリークの経路があると異常な電流として現れる。論理の出力を確かめる試験では、論理が正しく動いたまま潜む欠陥を見逃すことがあり、それを電流から拾う。
分類上の位置
Section titled “分類上の位置”テストの下にある工程で、同じ分類にはほかに14工程がある。
同じ分類の工程
Section titled “同じ分類の工程”ウェーハテスト、ファイナルテスト、バーンイン、SLT（システムレベルテスト）、デバイス評価、ビン分け（ビニング）、コンカレントテスト（同時並列テスト）、外部ループバックテスト、ファンクションテスト、メモリ冗長救済（リペア）、OTA試験（無線空間伝搬試験）、パラメトリックテスト、PAT（パートアベレージテスト）、スキャンテスト