テスト半導体の工程の7段階
テストとは、作った半導体の電気的な特性や動作を測り、良品と不良品の選り分け、性能の確認、メモリの不良箇所の救済などを行う工程群である。不良のチップに後工程の費用をかけず、完成品の動作を保証するため、個片化前のウェーハテストとパッケージ後のファイナルテストの2段で行うのが基本である。ほかに、ストレスをかけて初期故障を除くバーンインや、実機に近い条件で動かすSLT（システムレベルテスト）などが含まれる。
分類上の位置
Section titled “分類上の位置”工程の分類› テスト
半導体の工程を分ける7つの段階の一つで、直下に15工程が並ぶ。
- ウェーハテスト：ウェーハテストとは、個片化する前のウェーハ上で、各ダイの端子にプローブを接触させて電気特性を測ったりストレスを与えたりし、ダイごとの良否を判定する工程である。
- ファイナルテスト：ファイナルテストとは、組み立てと封止を終えたパッケージ品の電気的な機能と特性を検査する工程である。
- バーンイン：バーンインとは、出荷前の製品を高温・高電圧の条件で動かし、潜んでいる欠陥を持つ個体を工場の中で故障させて取り除く工程である。
- SLT（システムレベルテスト）：SLT（システムレベルテスト）とは、実際のシステムに近い基板の上でデバイスを動かし、起動や負荷処理などのソフトウェアを実行させて動作を確かめる試験である。
- デバイス評価：デバイス評価とは、試作や量産のトランジスタ・ダイオードなどの素子について、電流・電圧・容量・抵抗といった電気的特性を詳しく測り、設計どおりの性能があるかを調べる工程である。
- ビン分け（ビニング）：ビン分け（ビニング）とは、テスト結果に応じて、各チップを番号付きの区分（ビン）へ振り分けて記録する作業である。
- コンカレントテスト（同時並列テスト）：コンカレントテスト（同時並列テスト）とは、1つのチップの中にある複数の回路ブロックを同時並行でテストする手法である。
- 外部ループバックテスト：外部ループバックテストとは、デバイスの送信出力を外部の配線経路で受信入力へ戻し、送ったデータと戻ってきたデータを比べて、送受信回路と信号経路を試験する方法である。
- ファンクションテスト：ファンクションテストとは、デバイスに入力を与え、仕様どおりの応答が返るかを確かめる試験である。
- IDDQテスト（静止時電流試験）：IDDQテスト（静止時電流試験）とは、CMOS回路が動作を止めた静止状態にあるときの電源電流を測り、その値が異常に大きい個体を欠陥品として選別する試験である。
- メモリ冗長救済（リペア）：メモリ冗長救済（リペア）とは、テストで見つかったメモリの不良セルや不良の行・列を、あらかじめ用意した予備の行・列に置き換える工程である。
- OTA試験（無線空間伝搬試験）：OTA試験（無線空間伝搬試験）とは、ケーブルで端子に信号を直接入れる代わりに、空間を伝わる電波で送受信の性能を測る試験である。
- パラメトリックテスト：パラメトリックテストとは、電圧・電流・抵抗・しきい値電圧などの電気特性を数値として測り、デバイスや製造工程の状態を判定する試験である。
- PAT（パートアベレージテスト）：PAT（パートアベレージテスト）とは、測定値が製品規格の範囲内に収まっている個体の中から、同じ集団の分布と比べて大きく外れた個体を選び出して除く選別方法である。
- スキャンテスト：スキャンテストとは、回路内部のフリップフロップを鎖状につないだスキャン経路を使い、外部からデータを送り込んで内部状態を設定し、その結果を読み出して論理回路の故障を調べる試験である。
- 検査用装置（テスト）
- テスタ
- SoC・ロジックテスタ
- メモリテスタ
- リニア・ミックスドシグナルテスタ
- 個別半導体テスタ