応力ライナー形成前工程
応力ライナー形成は、残留応力を持つ窒化シリコン膜をトランジスタの上に被せ、その下のチャネルのシリコンを押したり引いたりしてひずませる工程である。シリコンをひずませるとキャリアの移動度が上がるため、寸法を変えずにトランジスタの電流を増やせる。一般にnMOSには引っ張り応力、pMOSには圧縮応力の膜を使い分け、成膜条件で膜の応力の向きと大きさを調整する。
分類上の位置
Section titled “分類上の位置”前工程の下にある工程で、同じ分類にはほかに19工程がある。
同じ分類の工程
Section titled “同じ分類の工程”リソグラフィ、エッチング、成膜、酸化・拡散、イオン注入、アニール・熱処理、CMP（化学機械研磨）、洗浄・表面処理、配線形成、素子分離、ゲート形成、コンタクト形成（MOL）、リフトオフ、モノリシック3D集積、逐次3D集積、サイドウォールスペーサ形成、SMT（応力記憶技術）、層転写、ソース・ドレイン形成