ダイ内ばらつきとは

THEME 07 テスト・信頼性 · 劣化と余裕Within-Die Variation

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ダイ内ばらつきとは、1つのチップの中で素子の寸法や特性が場所ごとにずれる成分のことです。 ロットやウェーハをまたぐばらつきと分けて数えるための区分で、チップ内ばらつき、ローカルばらつきとも呼びます。チップ間のずれはしきい値電圧の平均値を補正すれば打ち消せますが、ダイ内ばらつきは1つのチップの中に分布があるので平均値の補正では消えず、設計マージンとして残ります。そのマージンの厚さが、回路の動作速度を削ります。

ばらつきはロット、ウェーハ、チップ、ダイ内の4階層で数える

トランジスタ特性ばらつきは、空間分布でロット間、ウェーハ間、チップ間（Inter-die variations、グローバルばらつき）、チップ内（Intra-die variations、ローカルばらつき）の4つに分類されます¹。規則性で分けると、システマティックばらつき（Variability）とランダムばらつき（Uncertainty）の2つです。JEITA 半導体技術ロードマップ専門委員会は、2007年度のヒアリングに基づいてこの分類を示し、チップ内ばらつきをさらにシステマティック、ランダム、レイアウト依存性の3つに分けています。

電子情報通信学会の知識ベースは、チップ内で起こるローカルばらつきをOCV（On Chip Variation）、チップ間で起こるものをグローバルばらつきと呼び²、グローバル側をウェーハ間とロット間へ分ける場合もあるとしています。

設計の側では、場所の情報を持つかどうかが扱いを分けます。カリフォルニア大学バークレー校のKedar Patelの報告（2010年）は、場所に結びついたダイ内ばらつきの情報を回路設計者が使える前提でモデルを組み³、配置が決まる前の段階では場所をランダムに扱う形へ畳んで使えるとしています。

平均値の補正はチップ間まで効き、ダイ内には届かない

平均値補正とダイ内の幅

Back-bias制御でチップごとの平均を目標値へ寄せると、チップAとBの分布は重なります。それぞれのチップの中に広がる幅は、補正の前後で変わりません。

JEITAの平成19年度報告は、ロット間やウェーハ間の加工ばらつきを支配するのは露光工程だとしています。ODP装置とAPCシステムの統合が進み、ゲートpoly-Si電極長が20ナノメートル程度までの範囲で、最終CDばらつきは $3\sigma$ で1.55ナノメートル程度まで低減されているとしています。熱処理側でも、ウェーハ間のばらつきを抑えるAPCシステムが実用化されているとしています。いずれも2007年度時点の記述です。

最後のチップ間特性ばらつきには、しきい値電圧の平均値補正としてBack-bias制御が有効だと同報告はしています。チップ間までは、平均をずらす手が使えます。

ダイ内には、この手が届きません。1つのチップの中に分布そのものがあるので、ロットの平均を動かしても、ウェーハの面内分布を平らにしても、チップの中の広がりは同じ幅のまま残ります。

システマティック成分は場所とレイアウトで決まり、ランダム成分は1個ごとに散らばる

JEITAの平成21年度報告は、システマティック側の代表的な機構を8つ挙げています。リソグラフィ・ストレス・ウェルの3つの近接効果、エッチングでのマイクロローディング効果、過渡増速拡散の近接効果、フラッシュアニールとレーザーアニールでの熱吸収のパターン依存性、プロセスの経過時間、チップを横切る方向のステッパーのレンズの不完全さです⁴。それぞれ、ウェル、ローディング効果、過渡増速拡散（TED）、レーザアニールの工程に関わります。ストレスの例では、トランジスタの拡散層幅が異なるレイアウトで素子分離領域のストレスの影響が変わり、オン電流が変動します。

ニューメキシコ大学のFareena Saqibの博士論文（2014年）も、ダイ内ばらつきの源に光源の限界と、ピッチ、線幅のばらつき、微視的なエッチングローディングといったレイアウト由来のシステマティック効果⁵を挙げています。

ランダム側の機構は、不純物の数と位置のゆらぎ、ラインエッジラフネス、ゲート絶縁膜の厚さ、ポリシリコンや金属のゲート電極の中で粒界が引き起こす電荷のゆらぎです。ラインエッジラフネス（LER）の原因はリソグラフィとエッチングの双方にあり、ゲート材料、フォトレジストの構成物、エッチングケミストリィのすべてが線幅の不確定性に関係します⁶。

配線にも場所の依存があります。JEITAの平成21年度報告によると、配線幅が太くなるとCMPの削れ量が変わって配線の高さが減り、配線密度が高くなっても同様に高さが減ります。SEAJの用語集は、CMPの平坦性をグローバル平坦性とローカル平坦性に分け、領域の一般的な基準値を10マイクロメートルとしています。ディッシングとエロージョンは、この10マイクロメートルの内側で起きる高さの差です。レイアウト依存性については、分布の幅よりも平均値が動くと考えられています。

65ナノメートル世代では、隣り合う2個の差がウェーハ全体の幅に迫る

JEITAの平成19年度報告は、DFMやDFY技術で加工ばらつきを抑えても、最後にランダムな特性ばらつき成分が残るとしています。65ナノメートル世代では、ウェーハ内のしきい値電圧の最大値と最小値の差が0.3ボルト以上、ペアトランジスタのしきい値電圧差が0.2ボルト程度と報告されています。0.2を0.3で割ると約67パーセントで、ウェーハ全体の幅が下限の0.3ボルトだとしても、隣り合う2個の差がその大半を占めます。

同報告は原因の1つにラインエッジラフネスを挙げ、相関長20ナノメートルでLERの $3\sigma$ が6ナノメートルにもなるという報告を引いています。もう1つは不純物の統計的ばらつきです。微細なトランジスタではチャネル不純物が1個当たり数100個になり、イオン注入で入れたチャネル不純物の分布はポアソン分布に従ってばらつきます。

Pelgrom plot

σ(Vth)はゲート面積の平方根に反比例し、傾きがAvtです。実測のAvtは計算の3〜5倍あり、同じ大きさのトランジスタでもばらつきは3〜5倍になります。

解析には $\sigma(V_\mathrm{th}) = A_\mathrm{vt}\div\sqrt{LW}$ で表すPelgrom plotが広く使われます。 $A_\mathrm{vt}$ は計算では1ミリボルト・マイクロメートル程度と推測される一方、実際は3から5ミリボルト・マイクロメートル程度の比較的大きな値が報告されています。この式に $LW=0.01$ 平方マイクロメートル（ $1/\sqrt{LW}=10$ ）を当てはめると、 $\sigma$ は計算の $A_\mathrm{vt}$ で10ミリボルト、実測の $A_\mathrm{vt}$ で30から50ミリボルトになります。

256個のアレイトランジスタのしきい値電圧ばらつきでは、90ナノメートル世代に比べて65ナノメートル世代でランダム成分が顕著に増え、65ナノメートル世代のSRAMではランダム成分が70〜80パーセントを占めると報告されています。Saqibの博士論文も、ランダムとシステマティックのダイ内ばらつきは、寸法の縮小とダイの大型化で深刻さを増しているとしています。

上限も決まっています。平成19年度報告によると、ITRS2007のPIDSはゲート電極長ばらつきをデバイスパラメータばらつきの第1要因とし、 $3\sigma$ をプラスマイナス12パーセント未満に抑える必要性を示しました。FEP側ではATVV（Allowable Threshold Voltage Variability）を設け、しきい値電圧のばらつきを電源電圧の10パーセント程度に収めます。そのためにゲート電極長のCDばらつきの $3\sigma$ をゲート電極長の12パーセント以下に抑える必要があり、改善すべき工程に露光のばらつき、レジストのトリム、ゲートのエッチングの3つが挙がっています。この総額を工程へ割り当てるのがCD均一性バジェットです。

外側の階層から順に引き算し、残りを2つの成分に分ける

成分を切り分ける順番

全体のずれ、レイアウトごとの段差の順に外すと、場所でなめらかに動く成分と、1個ごとに散らばる成分が残ります。

電子情報通信学会の知識ベースは、どちらの成分もTEG（Test Element Group）を作ってデータを取るとし²、ランダム側は統計データから統計モデルを組んで影響を統計的に予測し、システマティック側はモデルを作って回路パラメータや歩留まりを予測するとしています。

JEITAの平成19年度報告は、実工程で成分を切り分ける手順が提案されているとしています¹。プロセス依存を織り込んだうえでウェーハ間とチップ間を先に外し、続いてレイアウト依存性を外し、残りからシステマティック成分とランダム成分を取り出す順番です。引き算の順番が、そのまま現場の測り方になります。

測定の負荷も増えます。同報告は、統計的プロセスばらつきが顕著になってウェーハ面内多点測定が必要になり、測定機コストの増大が懸念されるとしています。そこで、テストパターンを少数点測定してCDをシミュレーションで予測する手法が実用化され、塗布現像機搭載型のODP装置も開発されています。日常の測定はCD-SEMとOCDで行い、面内の分布はウェーハマップで表します。ITRS2009のEtchingの表では、ばらつきの記載がチップ内、チップ間、ウェーハ間、ロット間と細かくなりました⁷。要求表の行が、ダイ内を独立した欄として持ちます。

回路の遅延で測る場合、Saqibの博士論文は、ダイ内ばらつきを完全に特性評価するには実際のコアロジックのマクロの中で遅延を測る必要があり、スクライブラインのリングオシレータのような従来のテスト構造ではなく、埋め込み型のテスト構造が要るとしています。同論文のASICの実測では、公称の温度と電圧で短いパスが平均で最大35%、長いパスが最大20%ばらつき、性能を上げる向きに温度と電圧を変えるとばらつきの大きさが増えたとしています。パスの遅延は、測るときのlaunch-capture間隔とも相関しました。

レイアウト、注入、膜厚、アニールのどれを締めても、別の代償が出る

レイアウト側では規則性を上げます。JEITAの平成21年度報告によると、規則的なレイアウトやダミーの配置で⁴近接効果補正の精度を高められます。代わりに、セル面積とダミーの占有面積が増えます。

注入と熱処理でも調整できます。平成21年度報告のFEP章は、産総研からのヒアリングとして、不純物ゆらぎに起因するばらつきの低減にHalo注入と熱処理の最適化が有効で、ゲート電極をpoly-Siからa-Siに変えてゲート中のチャネリングを抑えることや、過剰なドーパントを減らすことも有効だとしています。ハロー注入を強めるとしきい値電圧の制御性は上がりますが、接合の電界と接合容量も上がります。ゲート電極を非晶質にすると分布の裾は狭まりますが、後段の熱処理で結晶化する過程が新しい変数になります。

膜厚も効きます。平成19年度報告によると、Metal-gate/high-k技術で反転時のゲート絶縁膜厚を1.9ナノメートルから1.4ナノメートルに薄くすると、ランダムばらつきを抑えられる結果が得られています。High-k膜を薄くするとランダム成分は小さくなる一方で、リーク電流と信頼性に影響します。

チャネルの不純物を減らす方法もあります。平成21年度報告のFEP章が示すFinFETの結果では、ランダム不純物ゆらぎを抑えられているためか、n型とp型でばらつきが同程度になりました。チャネルを無ドープで作るので、フィン表面の凹凸（LER）がしきい値電圧ばらつきに与える影響も小さくなっています。典型的なサイズはフィン高さ30〜50ナノメートル、フィン厚さ20ナノメートルまたは40ナノメートルです。要因分析では、ゲート長、フィン厚さ、ゲート絶縁膜厚、不純物の影響は無視でき、残る可能性は実効仕事関数で、モリブデンの粒径が30ナノメートル程度で方位などの影響が大きいとされています。不純物のゆらぎを除くと、金属ゲートの粒径と方位が次の要因になります。

アニールにも代償があります。平成19年度報告によると、ミリ秒アニールは基板表面側から加熱するため、パターンによる温度ばらつきが発生し、レーザーの波長に応じて表面に熱を吸収する層を設けるなどの対策が必要です。ミリ秒アニールで活性化を高めると、パターン依存の温度差がダイ内ばらつきに加わります。吸収層を足せば温度差は縮みますが、成膜と除去の2工程が増えます。

マージンを厚くすれば速度が落ち、測定を増やせば時間が延びる

最大の代償は速度です。JEITAの平成21年度報告は、システマティックばらつきやランダムばらつきに対処するために設計マージンを大きくすると、回路の動作速度が落ちるとし⁴、システマティック成分をコンパクトモデルで表せれば、マージンを厚くせずに設計側で補正できるとしています。モデルにできた成分だけが、マージンから外れます。

測定では時間が増えます。面内多点測定を増やすほどダイ内の分布を細かく取れますが、測定機の台数と1ロットの滞留時間が増えます。工程の側では、規則的なレイアウトが面積を、吸収層が工程数を、薄いゲート絶縁膜がリーク電流を増やします。どこで線を引くかは、工程能力指数（Cp・Cpk）とSPCで判断します。

ばらつきを逆に使う回路もあります。Saqibの博士論文は、ダイ内ばらつきをランダムなビット列の生成に使うPUF（Physical Unclonable Function）を、ハードウェアセキュリティやトラストの用途に挙げています。

よくある質問（FAQ）

ダイ内ばらつきとは何ですか？

1つのチップの中で素子の寸法や特性が場所ごとにずれる成分です。特性ばらつきは空間分布でロット間、ウェーハ間、チップ間（Inter-die、グローバル）、チップ内（Intra-die、ローカル）に分類され、チップ内のローカルばらつきはOCV（On Chip Variation）とも呼ばれます。

チップ間ばらつきとどう違いますか？

チップ間は分布の中心がずれるので、平均値を動かせば打ち消せます。JEITAの平成19年度報告は、チップ間特性ばらつきの低減にしきい値電圧の平均値補正としてBack-bias制御が有効としています。ダイ内は1つのチップの中に分布があるため、この方法では消えません。

どのくらいの大きさになりますか？

JEITAの平成19年度報告では、65ナノメートル世代のウェーハ内のしきい値電圧の最大値と最小値の差が0.3ボルト以上、ペアトランジスタのしきい値電圧差が0.2ボルト程度と報告されています。2007年度時点のヒアリングに基づく値です。遅延では、ASICの実測で短いパスが平均で最大35%、長いパスが最大20%ばらつくという博士論文があります。

システマティック成分の原因は何ですか？

JEITAの平成21年度報告は代表的な機構を8つ挙げています。リソグラフィ・ストレス・ウェルの3つの近接効果、エッチングのマイクロローディング効果、過渡増速拡散の近接効果、フラッシュアニールとレーザーアニールでの熱吸収のパターン依存性、プロセスの経過時間、チップを横切る方向のステッパーのレンズの不完全さです。

ランダム成分の原因は何ですか？

JEITAの平成21年度報告は、不純物の数と位置のゆらぎ、ラインエッジラフネス、ゲート絶縁膜の厚さ、ポリシリコンや金属のゲート電極の中で粒界が引き起こす電荷のゆらぎを挙げています。ラインエッジラフネスは、相関長20ナノメートルで3σが6ナノメートルになるという報告があります。

何を測れば切り分けられますか？

TEG（Test Element Group）を作ってデータを取り、ランダム側は統計データから統計モデルを組みます。実工程では、ウェーハ間とチップ間を先に外し、続いてレイアウト依存性を外し、残りからシステマティック成分とランダム成分を取り出す手順が提案されています。

現場で調整できる項目は何ですか？

JEITAの平成21年度報告は、規則的なレイアウトやダミーの配置で近接効果補正の精度を高められるとしています。同報告のFEP章は、不純物ゆらぎに起因するばらつきの低減にHalo注入と熱処理の最適化が有効で、ゲート電極をpoly-Siからa-Siへ変えてゲート中のチャネリングを抑えることも有効としています。

比較・違いを学ぶ

均一性（面内・ウェーハ間・ロット間）とは── ダイ内の1つ外側にある3つの入れ物
ラインエッジラフネス（LER）とは── ランダム成分の代表として名前が挙がる現象
工程能力指数（Cp・Cpk）とは── ばらつきの幅を管理値へ換算する指標

出典

7件を表示

1
JEITA 半導体技術ロードマップ専門委員会：平成19年度報告第5章 WG3 FEP（フロントエンドプロセス）semicon.jeita.or.jp a b
2
電子情報通信学会：知識ベース 10群1編3章集積回路設計（2013年8月拝受）ieice-hbkb.org a b
3
カリフォルニア大学バークレー校：Intrinsic and Systematic Variability in Nanometer CMOS Technologies（2010年12月）www2.eecs.berkeley.edu ↩
4
JEITA 半導体技術ロードマップ専門委員会：平成21年度報告第11章 WG10 モデリング&シミュレーションsemicon.jeita.or.jp a b c
5
ニューメキシコ大学：Within-Die Delay Variation Measurement And Analysis For Emerging Technologies Using An Embedded Test Structure（2014年9月）digitalrepository.unm.edu ↩
6
日本半導体製造装置協会：半導体製造装置用語集（ウェーハプロセス）seaj.or.jp ↩
7
JEITA 半導体技術ロードマップ専門委員会：平成21年度報告第4章 WG3 FEP（フロントエンドプロセス）semicon.jeita.or.jp ↩